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物聯(lián)網(wǎng)應(yīng)用處理器芯片技術(shù)水平及未來發(fā)展趨勢
思瀚產(chǎn)業(yè)研究院 安凱微    2023-06-19

①向高集成度發(fā)展

隨著物聯(lián)網(wǎng)、人工智能和大數(shù)據(jù)技術(shù)的成熟，物聯(lián)網(wǎng)智能硬件的功能逐漸復(fù)雜化，以滿足人們?nèi)找尕S富的需求，這就要求物聯(lián)網(wǎng)智能硬件主控 SoC 芯片向 高集成度發(fā)展。以智能門鎖行業(yè)為例，開鎖方式逐漸豐富，除了刷卡、指紋方式開鎖外，還增加了藍(lán)牙、密碼、人臉識(shí)別等方式。因此，芯片廠商需要提升芯片的集成度，在降低下游產(chǎn)品綜合成本的同時(shí)，減少下游客戶的產(chǎn)品開發(fā)時(shí)間。

②提升可靠性和抗干擾能力

與傳統(tǒng)消費(fèi)電子類產(chǎn)品相比，物聯(lián)網(wǎng)工業(yè)級(jí)的芯片產(chǎn)品的使用壽命更長，使用溫度范圍更廣、使用環(huán)境更加復(fù)雜，還需要具備防靜電和抗電磁干擾能力，這 要求物聯(lián)網(wǎng)芯片在可靠性和抗干擾能力上進(jìn)一步提升。

③向低功耗設(shè)計(jì)發(fā)展

降低芯片的功耗一直是物聯(lián)網(wǎng)應(yīng)用處理器芯片的發(fā)展趨勢。采用更加先進(jìn)的 工藝制程可以減少芯片的功耗，但隨著工藝制程的演進(jìn)，漏電流問題日益突出， 需要從芯片設(shè)計(jì)端采用低功耗的設(shè)計(jì)技術(shù)。

在芯片設(shè)計(jì)層面，可以采用多閾值設(shè)計(jì)、多電壓設(shè)計(jì)、動(dòng)態(tài)頻率電壓縮放 （DVFS）、時(shí)鐘門控、可感知功耗的內(nèi)存以及功率門控等方式降低芯片功耗。隨 著“雙碳目標(biāo)”在全社會(huì)的普及和實(shí)施，低功耗設(shè)計(jì)將成為芯片行業(yè)愈發(fā)重要的 發(fā)展趨勢。