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集成電路設(shè)計(jì)工藝與技術(shù)現(xiàn)狀
思瀚產(chǎn)業(yè)研究院    2022-11-27

1）數(shù)字電路與模擬電路

從電路性質(zhì)來(lái)分類，集成電路設(shè)計(jì)可分為數(shù)字電路設(shè)計(jì)與模擬電路設(shè)計(jì)，這兩個(gè)方向的技術(shù)發(fā)展情況有著較大的差異。 數(shù)字電路的工藝技術(shù)基本上遵循摩爾定律，大約每 18 個(gè)月集成度翻一番， 隨著集成電路制程的不斷突破，從 14nm 到 10nm、7nm，同樣芯片面積上集成 的晶體管數(shù)量越來(lái)越多，芯片的計(jì)算性能也越來(lái)越強(qiáng)。

數(shù)字電路設(shè)計(jì)技術(shù)的提 升主要依靠 EDA 技術(shù)的發(fā)展和 EDA 工具的不斷完善。隨著 EDA 設(shè)計(jì)工具的不 斷革新與優(yōu)化，電路設(shè)計(jì)規(guī)模不斷增大，從百萬(wàn)門級(jí)、千萬(wàn)門級(jí)，到現(xiàn)在部分 產(chǎn)品已達(dá)到了上億門級(jí)。 模擬電路設(shè)計(jì)關(guān)注電壓電流、失真度、功耗、速度、可靠性和穩(wěn)定性，需 要考慮各種元器件對(duì)模擬電路性能的影響。

不同于數(shù)字電路，過(guò)高的工藝節(jié)點(diǎn) 技術(shù)往往不利于實(shí)現(xiàn)模擬電路的低失真和高信噪比或者輸出高電壓大電流來(lái)驅(qū) 動(dòng)其他元件的要求，因此模擬電路設(shè)計(jì)對(duì)工藝節(jié)點(diǎn)演進(jìn)需求相對(duì)較低，不受摩 爾定律束縛。

模擬電路設(shè)計(jì)難度隨著工藝以及目標(biāo)性能的發(fā)展而不斷增加，隨著器件尺 寸的不斷縮減，電源電壓的不斷下降，以及在同一個(gè)芯片上制造模擬和數(shù)字電 路，需要模擬電路設(shè)計(jì)者在分析和設(shè)計(jì)模擬電路時(shí)從新技術(shù)的局限性出發(fā)，對(duì) 電路的優(yōu)缺點(diǎn)有著全面的了解，好的模擬電路設(shè)計(jì)需要直覺、嚴(yán)密和創(chuàng)新。相 比于數(shù)字電路通過(guò)高端制程實(shí)現(xiàn)更小的芯片面積、更高的運(yùn)算速度和更低的能耗，模擬電路更需要對(duì)性能與功耗進(jìn)行全面考量。

在低功耗射頻通信芯片受到 元件體積限制導(dǎo)致芯片面積難以縮小的情況下，會(huì)更傾向于采用 55-180nm 的成 熟制程來(lái)保證高性能與低功耗的折中，而高壓大功率芯片一般采用更低成本的 180nm~350nm 的 BCD 工藝。與數(shù)字電路設(shè)計(jì)相比，模擬電路設(shè)計(jì)更依賴于人 工設(shè)計(jì)，設(shè)計(jì)人員的經(jīng)驗(yàn)積累至關(guān)重要。

2）消費(fèi)類應(yīng)用與行業(yè)類應(yīng)用

按應(yīng)用領(lǐng)域來(lái)分類，集成電路設(shè)計(jì)可分為消費(fèi)類與行業(yè)類集成電路，設(shè)計(jì)需求也有著較大差異。

一直以來(lái)，由于產(chǎn)品特性的不同，消費(fèi)類集成電路與行 業(yè)類集成電路有著許多差異點(diǎn)，比如說(shuō)產(chǎn)品生命周期、產(chǎn)品收入模型、產(chǎn)品的 工藝需求等，但總體來(lái)說(shuō)，都是朝著更高性能、更低功耗的方向進(jìn)步。 對(duì)于消費(fèi)類集成電路，特別是手機(jī)、電腦、平板這類移動(dòng)終端設(shè)備中的應(yīng)用處理器、圖像處理器、存儲(chǔ)器等，最關(guān)鍵的指標(biāo)就是計(jì)算性能和處理速度， 因此這類產(chǎn)品的設(shè)計(jì)主要依賴于晶圓制造代工廠最新的工藝制程，必須緊跟最 新的工藝制程進(jìn)行產(chǎn)品的更新迭代。

行業(yè)應(yīng)用類集成電路，如物聯(lián)網(wǎng)領(lǐng)域和工業(yè)應(yīng)用領(lǐng)域的芯片，更注重性能 可靠性、低功耗及復(fù)雜工況適配性等要求而非計(jì)算速度，故并不片面追求增加 晶體管數(shù)量和集成度而是更注重整體性能，所以往往依據(jù)實(shí)際需求選擇成熟制 程，結(jié)合應(yīng)用場(chǎng)景對(duì)運(yùn)算速度及集成度的不同要求，并考慮模塊和整機(jī)的適配 性，采用由 40nm 至 180nm 的制程來(lái)實(shí)現(xiàn)。